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交大光電所劉柏村特聘教授分享其研發多年之「超臨界流體技術：氣液態共存態」，此技術可應用於前瞻單晶堆疊三維積體電路（Monolithic 3D IC）製程、平面顯示薄膜電晶體陣列（TFT array）製程，以及軟性電子與薄膜元件製程技術，其特色為低溫（小於200℃）製程，可應用於各式軟性或硬式基板製程。
此外，劉教授研發之「鍺次氧化物移除方法」專利亦為一種應用超臨界流體於鍺基金氧半場效電晶體元件之製程技術，可提升鍺半導體通道表面的品質，有效降低鍺基金氧半場效電晶體元件的閘極漏電流。
劉柏村特聘教授研發之「半導體元件製造方法」專利技術，應用微波退火技術於非晶態金屬氧化物半導體製程中，可以有效提升氧化物薄膜電晶體元件的效能與電性可靠度。
【台積電佈局新存儲技術】
近年來，在人工智能（AI）、5G等推動下，以MRAM（磁阻式隨機存取存儲器）、鐵電隨機存取存儲器 (FRAM)、相變隨機存取存儲器（PRAM），以及可變電阻式隨機存取存儲器（RRAM）為代表的新興存儲技術逐漸成為市場熱點。這些新技術吸引各大晶圓廠不斷投入，最具代表性的廠商包括台積電、英特爾、三星和格羅方德（Globalfoundries）。
那麼，這些新興存儲技術為什麼會如此受期待呢？主要原因在於：隨着半導體制造技術持續朝更小的技術節點邁進，傳統的DRAM和NAND Flash面臨越來越嚴峻的微縮挑戰，DRAM已接近微縮極限，而NAND Flash則朝3D方向轉型。
此外，傳統存儲技術在高速運算上也遭遇阻礙，處理器與存儲器之間的「牆」成為了提升運算速度和效率的最大障礙。特別是AI的發展，數據需求量暴增，「牆」的負面效應愈加突出，越來越多的半導體廠商正在加大對新興存儲技術的研發和投資力度，尋求成本更佳、速度更快、效能更好的存儲方案。
從目前來看，最受期待的就是MRAM，各大廠商在它上面投入的力度也最大。MRAM屬於非易失性存儲技術，是利用具有高敏感度的磁電阻材料製造的存儲器，斷電時，MRAM儲存的數據不會丟失，且耗能較低，讀寫速度快，可媲美SRAM，比Flash速度快百倍，在存儲容量方面能替代DRAM，且數據保存時間長，適合高性能應用。
MRAM的基本結構是磁性隧道結，研發難度高，目前主要分為兩大類：傳統MRAM和STT-MRAM，前者以磁場驅動，後者則採用自旋極化電流驅動。
另外，相較於DRAM、SRAM和NAND Flash等技術面臨的微縮困境，MRAM可滿足製程進一步微縮需求。目前，DRAM製程工藝節點為1X nm，已接近極限，而Flash走到20 nm以下後，就朝3D製程轉型了。MRAM製程則可推進至10nm以下。
在過去幾年裏，包括台積電、英特爾、三星、格羅方德等晶圓代工廠和IDM，相繼大力投入MRAM 研發，而且主要着眼於STT-MRAM，也有越來越多的嵌入式解決方案誕生，用以取代Flash、EEPROM和SRAM。
- 台積電
早在2002年，台積電就與工研院簽訂了MRAM合作發展計劃。近些年，該公司一直在開發22nm製程的嵌入式STT-MRAM，採用超低漏電CMOS技術。
2018年，台積電進行了eMRAM芯片的「風險生產」，2019年生產採用22nm製程的eReRAM芯片。
2019年，台積電在嵌入式非易失性存儲器技術領域達成數項重要的里程碑：在40nm製程方面，該公司已成功量產Split-Gate（NOR）技術，支持消費類電子產品應用，如物聯網、智慧卡和MCU，以及各種車用電子產品。在28nm製程方面，該公司的嵌入式快閃存儲器支持高能效移動計算和低漏電製程平台。
在ISSCC 2020上，台積電發佈了基於ULL 22nm CMOS工藝的32Mb嵌入式STT-MRAM。該技術基於台積電的22nm ULL（Ultra-Low-Leakage）CMOS工藝，具有10ns的極高讀取速度，讀取功率為0.8mA/MHz/bit。對於32Mb數據，它具有100K個循環的寫入耐久性，對於1Mb數據，具有1M個循環的耐久性。
它支持在260°C下進行90s的IR迴流焊，在150°C下10年的數據保存能力。它以1T1R架構實現單元面積僅為0.046平方微米，25°C下的32Mb陣列的漏電流僅為55mA。
目前，台積電已經完成22nm嵌入式STT-MRAM技術驗證，進入量產階段。在此基礎上，該公司還在推進16 nm 製程的STT-MRAM研發工作。
除了MRAM，台積電也在進行着ReRAM的研發工作，並發表過多篇基於金屬氧化物結構的ReRAM論文。
工研院電光所所長吳志毅表示，由於新興存儲技術將需要整合邏輯製程技術，因此現有存儲器廠商要卡位進入新市場，門檻相對較高，而台積電在這方面具有先天優勢，因為該公司擁有很強的邏輯製程生產能力，因此，台積電跨入新興存儲市場會具有競爭優勢。
據悉，工研院在新興存儲技術領域研發投入已超過10年，通過元件創新、材料突破、電路優化等方式，開發出了更快、更耐久、更穩定、更低功耗的新一代存儲技術，目前，正在與台積電在這方面進行合作。未來，台積電在新興存儲器發展方面，工研院將會有所貢獻，但具體內容並未透露。
- 三星
三星在MRAM研發方面算是起步較早的廠商，2002年就開始了這項工作，並於2005年開始進行STT-MRAM的研發，之後不斷演進，到了2014年，生產出了8Mb的eMRAM。
三星Foundry業務部門的發展路徑主要分為兩條，從28nm節點開始，一條是按照摩爾定律繼續向下發展，不斷提升FinFET的工藝節點，從14nm到目前的7nm，進而轉向下一步的5nm。
另一條線路就是FD-SOI工藝，該公司還利用其在存儲器製造方面的技術和規模優勢，着力打造eMRAM，以滿足未來市場的需求。這方面主要採用28nm製程。
三星28nm製程FD-SOI（28FDS）嵌入式NVM分兩個階段。第一個是2017年底之前的電子貨幣風險生產，第二個是2018年底之前的eMRAM風險生產。並同時提供eFlash和eMRAM（STT-MRAM）選項。
該公司於2017年研製出了業界第一款採用28FDS工藝的eMRAM測試芯片。
2018年，三星開始在28nm平台上批量生產eMRAM。2019年3月，該公司推出首款商用eMRAM產品。據悉，eMRAM模塊可以通過添加三個額外的掩膜集成到芯片製造工藝的後端，因此，該模塊不必要依賴於所使用的前端製造技術，允許插入使用bulk、FinFET或FD-SOI製造工藝生產的芯片中。
三星表示，由於其eMRAM在寫入數據之前不需要擦除週期，因此，它比eFlash快1000倍。與eFlash相比，它還使用了較低的電壓，因此在寫入過程中的功耗極低。
2018年，Arm發佈了基於三星28FDS工藝技術的eMRAM編譯器IP，包括一個支持18FDS (18nm FD-SOI工藝)的eMRAM編譯器。這一平台有助於推動在5G、AI、汽車、物聯網和其它細分市場的功耗敏感應用領域的前沿設計發展。
2019年，三星發佈了採用28FDS工藝技術的1Gb嵌入STT-MRAM。基於高度可靠的eMRAM技術，在滿足令人滿意的讀取，寫入功能和10年保存時間的情況下，可以實現90％以上的良率。並且具備高達1E10週期的耐久性，這些對於擴展eMRAM應用有很大幫助。
2019年底，Mentor宣佈將為基於Arm的eMRAM編譯器IP提供IC測試解決方案，該方案基於三星的28FDS工藝技術。據悉，該測試方案利用了Mentor的Tessent Memory BIST，為SRAM和eMRAM提供了一套統一的存儲器測試和修復IP。
- Globalfoundries（格羅方德半導體股份有限公司）
2017年，時任Globalfoundries首席技術官的Gary Patton稱，Globalfoundries已經在其22FDX（22nm製程的FD-SOI工藝技術）製程中提供了MRAM，同時也在研究另一種存儲技術。
由於Globalfoundries重點發展FD-SOI技術，特別是22nm製程的FD-SOI，已經很成熟，所以該公司的新興存儲技術，特別是MRAM，都是基於具有低功耗特性的FD-SOI技術展開的。
今年年初，Globalfoundries宣佈基於22nm FD-SOI 平台的eMRAM投入生產。該eMRAM技術平台可以實現將數據保持在-40°C至+125°C的温度範圍內，壽命週期可以達到100,000，可以將數據保留10年。該公司表示，正在與多個客户合作，計劃在2020年安排多次流片。
據悉，該公司的eMRAM旨在替代NOR閃存，可以定期通過更新或日誌記錄進行重寫。由於是基於磁阻原理，在寫入所需數據之前不需要擦除週期，大大提高了寫入速度，宏容量從4-48Mb不等。
- 英特爾
英特爾也是MRAM技術的主要推動者，該公司採用的是基於FinFET技術的22 nm製程。
2018年底，英特爾首次公開介紹了其MRAM的研究成果，推出了一款基於22nm FinFET製程的STT-MRAM，當時，該公司稱，這是首款基於FinFET的MRAM產品，並表示已經具備該技術產品的量產能力。
結語
由於市場需求愈加凸顯，且有各大晶圓廠大力投入支持，加快了以MRAM為代表的新興存儲技術的商業化進程。未來幾年，雖然DRAM和NAND Flash將繼續站穩存儲芯片市場主導地位，但隨着各家半導體大廠相繼投入發展，新興存儲器的成本將逐步下降，可進一步提升 MRAM等技術的市場普及率。
原文：
https://mp.weixin.qq.com/s/sMZ0JwclWf1zAEPkW8Rn0Q
#汽車電子 #非揮發性記憶體NVM #半導體製程
【極低電壓檢測，雙重過濾問題元件】
在製造內嵌非揮發性記憶體 (NVM) 的元件時會出現一個問題：每百萬個 (ppm) 元件，就有幾個會在負溫度下無法完成記憶體檢索；若是汽車元件，對可靠性將是一大威脅。在製造過程中，這些元件最初會以最小電源電壓 2.2V 測試，而在 35℃ 的條件下會出現數個 ppm 的失敗率。因此，進行負溫測試是最重要的初始步驟，以便掃描出故障元件。經實驗，將電壓降至 2.0 V，會發現在 35℃ 時錯過的製程問題。
電壓降低會對上述元件造成壓力，並引發在室溫下不易察覺、但在負溫度時出現的失效。NVM 晶格是採用「氧化物崩潰」(oxide breakdown) 技術，假設熔絲被程式設定為 1，氧化層熔斷會造成短路或高達 100 倍的漏電，有如一個「電阻橋」；不過，一旦溫度降至 -40℃，熔斷晶格的漏電流會減少。因此，若氧化物並未完全崩潰，可被視為一個未熔斷的熔絲，位元會從 1 翻轉至 0；如此一來，它將變成一個電阻器，而非「不良」熔斷晶格的開口。
於負溫度下確認不良元件後，再用不同的電壓進行全面特性測試，找出何者能以最少的逃脫 (escape) 捕獲最多的不良元件，並與負溫檢測產生關聯性。針對沒有重大良率問題的良好晶圓，在 1.8V 有極佳的相關性；但當處理的是不良批次，在 35℃ 時所捕獲的不良品，會較 -40℃ 時更多。此外，為確保良好的可靠性，需排除最接近的鄰近部分，以避免生產風險；為此，其間存在一種雙重過濾效應。在找到這些疑似不良的晶粒後，會針對其可靠性進行測試及檢查。
「低電壓測試」提供了一種可掃描所有不良元件的可靠方法。經調查發現，保險絲故障的根本原因，在於光罩佈局的 NWELL 沒有足夠大的製程窗口可用於解決製程中的邊緣光罩對準問題，導致生產「步進場」(step field)，引發氧化物崩潰、形成電阻橋，而非編程熔絲短路。藉由增加主動電路的 NWELL，能為光罩無法對準的狀況提供更大誤差空間。當晶圓佈局有所修改，就能作為找出負溫問題的標準程序；對製程修改後的晶圓做冷掃描，可看到步進場的所有線路都已消失。
延伸閱讀：
《低電壓測試——對元件進行嚴苛測試是好事》
http://compotechasia.com/a/ji___yong/2017/0401/35076.html
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各位高手們好~~
最近剛完成MOSFET元件(矽基板)，在進行一般DC量測的Id-Vg曲線時，發現「Ioff很大(uA等級)」，學長們先前的元件則可以到pA等級！
那進行Source/Body或Drain/Body的PN junction量測，看到逆向飽和電流也很大(uA等級，記得矽材料大概是nA等級)，沒有崩潰電流成定值，就只是等級過大。
因為我半物沒有很好QQ所以想請問各位高手：
1. 會造成逆向飽和電流過大的原因大概有哪些？(撇除升溫) 矽基板品質不好？(沒記錯的話我記得我是使用阻值很小很小的 device wafer><)或是有什麼製程步驟可能會造成這狀況？
2. 我的MOSFET的Ioff過大就是因為逆向飽和電流過大造成的嗎？會造成Ioff過大還有別的原因嗎？><
3. 如果我的gate oxide可能有些地方(一點點)不小心吃破接觸到Si sub，形成的gate leakage current也會是Ioff過大的其中一個來源嗎？
4. 有人說我的Ioff過大，有可能是我的Source/Drain/Body 的Al pad金屬電極當初在開contact hole時蝕刻太深了(當初implant的時候有模擬縱向擴散深度大概是138nm[1E18cm-3處])，請問對方的這個理由是什麼呀？是哪種leakage嗎？怎麼會影響Ioff呢？是跟空乏區什麼的有關係嗎？(覺得矽基板很厚，body implant和S/D implant離這麼遠！而且我覺得我contact hole蝕刻矽基板深度最多最多大概也就只有7、80nm吧QQ)
5. 老師說Ioff這麼大，萃取S.S.(subthreshold swing)參數根本沒意義！請問是為什麼？
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請問各位高手可以幫幫忙解惑一下嗎？做出來的元件特性差超難過就算了QQ老師還放生我了，自己拼命找解釋的方式但還是有些不懂，不知道怎麼陳述結果比較恰當！所以拜託大家的幫忙！非常感激QQ
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