FPGA系統設計實務_蕭宇宏_ Quartus 工具使用_ 波形模擬 與驗證. 11K views · 4 years ago ...more. Try YouTube Kids. An app made just for kids. ... <看更多>
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介紹一個可編輯、保存、模擬、合成各種SystemVerilog、Verilog、VHDL和其他HDL程式的Web線上編輯器，它可寫上述的程式與可觀察模擬的波形。 ... <看更多>
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quartus波形模擬錯誤 在 [問題] verilog waveform問題- 看板Electronics - 批踢踢實業坊 的必吃
有一些waveform問題想請教一下各位大大
module test (
input clk, reset,
output reg Zero, Max_1023, Even, Odd,
output reg [9:0] Out
);
always@(posedge clk or posedge reset)
begin
if(reset)
Out <= 0;
else
Out <= Out + 1;
Zero <= !(|Out);
Max_1023 <= &Out;
Even <= ^Out;
Odd <= !(Even);
end
endmodule
當我在測試上述程式時，發現Even跟Odd的波形在同一個時間點是剛好相反的，
我疑問的點是Odd的波形不是應該比Even的波形晚一個clk後才呈現
麻煩各位大大指導我一下
謝謝
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